[/c]

Содержание:

Предисловие
Список условных сокращений
Часть 1. Теоретические основы проектирования логических схем
1. Булева алгебра. Булевы функции
2. Логические формулы и схемы
3. Равенство формул и функций
4. Функциональная полнота
5. Минимизация булевых функций
6. Оптимизация многоуровневых представлений булевых функций. Синтез каскадных схем
7. Синтез схем на основе факторизации и декомпозиции
8. Моделирование логических схем
9. Анализ логических схем
10. Верификация логических схем
11. Типовые комбинационные схемы. ПЛМ и ПЗУ
12. Триггеры. Синтез автоматов
13. Типовые схемы с памятью
14. Обнаружение неисправностей логических схем
ЧАСТЬ 2. Проектирование логических схем с использованием языка VHDL
15. Язык VHDL
16. VHDL-модели логических элементов
17. VHDL-модели булевых функций
18. Структурные описания логических схем
19. Функционально-структурные описания логических схем
20. Описание регулярных схем
21. Алгоритмические описания
22. VHDL-модели типовых комбинационных схем, ПЛМ и ПЗУ
23. VHDL-модели схем с памятью
24. Нахождение задержек комбинационных схем
25. RTL-описания схем
26. Автоматизированный синтез логических схем. VHDL-пакеты
27. Тестирование и верификация VHDL-моделей
28. Ответы, указания, решения
29. Приложение
Литература

[c]Скачать Задачи по проектированию логических схем с использованием языка VHDL

Скачать с dfiles.ru
Скачать с turbobit.net
Скачать с hitfile.net
Скачать с uploaded.net